High-NA EUV
개구수를 0.33에서 0.55로 올린 노광 장비입니다. 한 번에 그릴 수 있는 선폭이 좁아져 다중 패터닝 횟수를 줄입니다.

Process Roadmap
언제 무엇을 할지 공개합니다. 고객이 자기 제품 일정을 여기에 맞춰야 하기 때문입니다.
Overview
반도체 고객은 제품을 설계하는 데 2~3년을 씁니다. 설계를 시작할 때 어떤 공정이 그때 준비될지 알아야 목표 성능과 원가를 잡을 수 있습니다. 그래서 공정 로드맵은 마케팅 자료가 아니라 계약의 전제입니다.
넥서스일렉은 메모리와 파운드리 두 갈래의 로드맵을 별도로 운영합니다. 메모리는 비트 밀도와 전력이 목표이고, 파운드리는 트랜지스터 밀도와 성능-전력 곡선이 목표입니다.
일정을 지키지 못하는 경우도 있습니다. 그럴 때는 늦어진다는 사실을 최대한 일찍 알립니다. 6개월 늦는다는 통보를 1년 전에 받으면 고객이 대응할 수 있지만, 3개월 전에 받으면 방법이 없습니다.

Memory
| 세대 | 양산 시점 | EUV 레이어 | 비트 밀도 | 동작 전압 | 주력 응용 |
|---|---|---|---|---|---|
| 1a (4세대) | 2021년 3분기 | 1개 | 기준 100 | 1.10V | DDR4 · LPDDR5 |
| 1b (5세대) | 2023년 1분기 | 3개 | 128 | 1.10V | DDR5 · LPDDR5X |
| 1c (6세대) | 2024년 4분기 | 5개 | 156 | 1.05V | DDR5 고용량 · HBM3E |
| 1d (7세대) | 2026년 4분기 (계획) | 7개 | (181) | (1.00V) | DDR5 256GB · HBM4 |
| 1e (8세대) | 2028년 하반기 (계획) | (9개) | (210) | (0.95V) | HBM4E · 차세대 서버 |
1d 이후 수치는 시험 라인 목표값이며 양산 확정값이 아닙니다. 변경 시 6개월 전에 고객에게 통보합니다.



Foundry
| 노드 | 양산 시점 | 트랜지스터 구조 | 밀도 | 성능 개선 | 전력 절감 |
|---|---|---|---|---|---|
| 7nm | 2019년 2분기 | FinFET | 기준 100 | 기준 | 기준 |
| 5nm | 2021년 1분기 | FinFET | 172 | +11% | -24% |
| 4nm | 2023년 3분기 | Gate-All-Around 1세대 | 212 | +19% | -31% |
| 3nm | 2026년 2분기 (계획) | Gate-All-Around 2세대 | (268) | (+14%) | (-22%) |
| 2nm | 2028년 1분기 (계획) | Gate-All-Around 3세대 | (340) | (+16%) | (-25%) |
성능 개선과 전력 절감은 직전 노드 대비 값이며 동일 설계 기준입니다. 실제 값은 설계에 따라 달라집니다.



Enabler
개구수를 0.33에서 0.55로 올린 노광 장비입니다. 한 번에 그릴 수 있는 선폭이 좁아져 다중 패터닝 횟수를 줄입니다.
채널을 게이트가 사방에서 감쌉니다. FinFET 은 삼면만 감싸므로 누설 제어에서 한계가 있었습니다.
게이트 절연막이 얇아지면 전자가 그냥 통과합니다. 유전율이 높은 재료를 써서 물리적으로는 두껍게, 전기적으로는 얇게 만듭니다.
전원 배선을 웨이퍼 뒷면으로 옮깁니다. 앞면이 신호 배선 전용이 되어 배선 혼잡이 풀립니다.


Risk
공정 세대 전환이 늦어지는 원인은 대개 셋 중 하나입니다. 장비 반입 지연, 수율 확보 실패, 그리고 소재 공급 문제입니다.
넥서스일렉은 세 원인 각각에 대비를 두고 있습니다. 장비는 핵심 품목을 24개월 전에 발주하고, 수율은 시험 라인에서 양산 목표의 80%에 도달해야 전환을 승인하며, 소재는 핵심 20종 중 17종에 복수 공급처를 확보했습니다.
그럼에도 밀린 사례가 있습니다. 1c 공정은 원래 2024년 2분기 계획이었으나 EUV 레이어 추가에 따른 오버레이 정합 문제로 두 분기 늦어졌습니다. 이 사실은 2023년 3분기에 고객에게 통보했습니다.


